Circuito de leitura digital para MEMS capacitivos

Abstract

O trabalho realizado nesta dissertação visa melhorar a performance de circuitos de leitura de capacidades implementados com componentes discretos através da substituição de grande parte deles por módulos digitais implementados numa FPGA. Neste sentido, o trabalho realizado durante esta dissertação passou pela substituição da maior parte dos componentes analógicos encontrados no circuito de leitura para MEMS (Micro-Electro-Mechanical Systems) capacitivos, em particular o amplificador lock-in analógico usado para medir os deslocamentos capacitivos de estruturas MEMS. Sendo que o princípio do amplificador lock-in é conhecido pela sua alta performance, este quando implementado com componentes discretos apresenta níveis de ruído elevados devido às capacidades parasitas. Com este trabalho espera-se aumentar a performance de circuitos de leitura de MEMS capacitivos, melhorando os níveis de ruído, aumentando a sua flexibilidade e a sua integração. Além disso, espera-se no final ter um circuito de menores dimensões. Grande parte deste trabalho passou pelo desenvolvimento, implementação e teste dos vários módulos digitais. A linguagem utilizada no desenvolvimento destes módulos foi o Verilog HDL, que posteriormente foi implementado numa FPGA da Altera. No final, e depois de testados os módulos e comparados os resultados com os dos circuitos analógicos, o circuito foi integrado com uma estrutura MEMS, e caracterizou-se o sistema de leitura.

This work aims at improving the performance of capacitive readout circuits implemented using discrete components by replacing most of them with digital modules implemented in a FPGA. Therefore, the components found in analog reading circuits for capacitive MEMS (Micro-Electro-Mechanical Systems) were replaced by digital equivalents, in particular the analog lock-in amplifier used for measuring the displacements of capacitive MEMS structures. Since the principle of the lock-in amplifier is known for its high performance, its implementation with discrete components tends to introduce high levels of noise due to parasitic capacities. The work presented is expected to increase the performance of reading circuits of capacitive MEMS, improving the noise levels, increasing their flexibility and integration. A circuit with smaller dimensions is also expected. The work presented includes the development, implementation and testing of several digital modules. The language used in the development of these modules was Verilog HDL, and was implemented in an Altera FPGA. After implementation, the modules were tested and the results compared with the analogue circuits. Finally the readout circuit was integrated with the MEMS structure, and the system was characterized.