Implementação de um compressor JPEG em FPGA

Abstract

Este documento descreve a implementação com pipeline de um compressor JPEG em FPGA. Para isso, apresenta-se a funcionalidade e implementação dos blocos principais da arquitectura do compressor. O destaque vai para a DCT 2-D, implementada com 2 blocos DCT 1-D e um buffer de transposição. O componente mais crítico em termos de espaço e desempenho é o multiplicador da DCT 1-D, que por ser usado para multiplicar um inteiro por uma de 4 constantes reais possui uma arquitectura baseada em 4 barrel shifters, e é aqui apresentado em maior detalhe.