Please use this identifier to cite or link to this item: http://hdl.handle.net/1822/6610

TitleImplementação de um compressor JPEG em FPGA
Author(s)Santos, Nuno
Silva, Pedro
Esteves, António
KeywordsProgramming
Software engineering
Issue dateFeb-2007
CitationJORNADAS SOBRE SISTEMAS RECONFIGURÁVEIS, 3, Lisboa, Portugal, 2007 – “REC2007 : actas das III Jornadas sobre Sistemas Reconfiguráveis”. [S.l. : s.n, 2007?].
Abstract(s)Este documento descreve a implementação com pipeline de um compressor JPEG em FPGA. Para isso, apresenta-se a funcionalidade e implementação dos blocos principais da arquitectura do compressor. O destaque vai para a DCT 2-D, implementada com 2 blocos DCT 1-D e um buffer de transposição. O componente mais crítico em termos de espaço e desempenho é o multiplicador da DCT 1-D, que por ser usado para multiplicar um inteiro por uma de 4 constantes reais possui uma arquitectura baseada em 4 barrel shifters, e é aqui apresentado em maior detalhe.
TypeconferencePaper
URIhttp://hdl.handle.net/1822/6610
Peer-Reviewedyes
AccessopenAccess
Appears in Collections:DI/CCTC - Artigos (papers)

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